Bus adalah sebuah jalur komunikasi yang menghubungkan dua device atau lebih.
Karakteristik kunci dari sebuah bus adalah berbagi medium transmisi.
Banyak device yang terhubung ke bus. Sinyal yang ditransmisikan oleh satu device dapat diterima oleh device lain yang terhubung ke bus.
Sebuah bus yang menghubungkan komponen komputer utama (processor, memory dan I/O) disebut system bus.
Data lines: menyediakan sebuah jalur untuk memindahkan data diantara modul-modul sistem.
Address lines: digunakan untuk menunjuk sumber atau tujuan dari data pada data bus.
Control lines digunakan untuk mengontrol akses dan penggunaan dari data lines dan address lines. Control signal mengirimkan perintah dan informasi timing diantara modul-modul sistem. Timing signals mengindikasikan validitas data dan informasi alamat. Command signals menspesifikasikan operasi yang akan dilakukan.
Control Lines
Secara umum control lines mencakup:
Memory write: menyebabkan data pada bus dituliskan ke alamat lokasi
Memory read: menyebabkan data dari lokasi yang ditunjuk ditempatkan pada bus
I/O write: menyebabkan data pada bus menjadi output terhadap I/O port yang ditunjuk
I/O read: menyebabkan data dari lokasi I/O port yang ditunjuk ditempatkan pada bus
Transfer ACK: mengindikasikan bahwa data telah diterima dari atau ditempakan pada bus.
Bus request: mengindikasikan bahwa sebuah modul membutuhkan kontrol pada bus
Bus grant: mengindikasikan bahwa sebuah permintaan dari modul telah disetujui untuk memiliki kontrol pada bus
Interrupt request: mengindikasikan bahwa sebuah interrupt masih pending
Interrupt ACK: memberi tahu bahwa sebuah interupsi yang masih pending telah diketahui
Clock: digunakan untuk sinkronisasi operasi
Reset: menginisialisasi semua modul
Realisasi Fisik Arsitektur Bus Secara Umum
TIPE Bus
Dedicated
Bus dibedakan menjadi bus yang khusus menyalurkan data tertentu, misalnya Data lines dan address lines yang terpisah
Multiplexed
Berbagi lines (jalur). Bus dilalui informasi yang berbeda baik data, alamat maupun sinyal kontrol
Keuntungan – lines lebih sedikit
Kerugian – kontrol yang lebih kompleks
Bus Arbitration
Lebih dari satu modul mengontrol bus, contoh CPU dan DMA controller
Hanya satu modul yang dapat mengontrol bus pada satu waktu
Arbitrasi mungkin berbentuk centralized (tersentral) atau distributed (terdistribusi).
Skema centralized, sebuah hadware device yang disebut bus controller atau arbiter bertanggung jawab untuk mengalokasikan waktu pada bus.
Skema distributed, pada skema ini ini tidak terdapat central controller. Setiap modul berisi akses kontrol logic yang berfungsi mengatur pertukaran data melalui bus. dan modul beraksi bersama-sama untuk berbagi bus
TIMING
Timing berhubungan dengan cara bagaimana kejadian-kejadian terkoordinasi pada bus.
Bus-bus menggunakan synchronous timing atau asynchronous timing
Synchronous Timing
Dengan synchronous timing, terjadinya event-event pada bus ditentukan oleh sebuah clock.
Sebuah transmisi 1 dan 0 disebut satu clock cycle atau bus cycle dan didefinisikan sebuah slot waktu.
Semua perangkat modul pada bus dapat membaca atau mengetahui siklus clock.
Biasanya satu siklus untuk satu event.
Model ini mudah diimplementasikan dan cepat namun kurang fleksibel menangani peralatan yang beda kecepatan operasinya
Prosesor menempatkan alamat memori pada address line selama siklus clock pertama dan mungkin menegaskan status line.
Setelah baris alamat telah stabil, prosesor mengaktifkan address enable signal.
Untuk operasi baca, prosesor mengeluarkan perintah membaca pada awal siklus kedua. modul memori mendapatkan alamat dan setelah tertunda satu siklus maka memory akan menempatkan data pada pengolah data lines. Processor membaca data dari data line dan men-drop read signal.
Untuk operasi tulis, prosesor menempatkan data pada data line pada awal siklus clock kedua, dan mengeluarkan perintah menulis setelah baris data telah stabil modul memori akan menyalin informasi dari data line selama siklus jam ketiga.
Asynchronous Timing
Asynchronous timing, terjadinya satu event pada bus mengikuti dan tergantung pada terjadinya event sebelumnya.
Dalam pewaktuan asinkron memungkinkan kerja modul yang tidak serempak kecepatannya.
Dalam pewaktuan asinkron, event yang terjadi pada bus tergantung event sebelumnya sehingga diperlukan sinyal-sinyal validasi untuk mengidentifikasi data yang ditransfer.
Sistem ini mampu menggabungkan kerja modul-modul yang berbeda kecepatanmaupun teknologinya, asalkan aturan transfernya sama.
EmoticonEmoticon